![模拟电路与数字电路[5篇范文]](https://www.wendangwuyou.com/d/file/p/6f/57/118370.jpg)
第一篇：模拟电路与数字电路
模拟电路处理的事连续变化的数据，是电路的基础
数字电路是把模拟电路简单化，数据离散化
模拟电路模拟电路（Analog Circuit）：处理模拟信号的电子电路 模拟信号：时间和幅度都连续的信号（连续的含义是在某以取值范围那可以取无穷多个数值）。模拟电路:
电路中的元件(器件)动作方式属于线性变化的电路。通常著重的是放大倍率, 讯杂比, 工作频率等问题。常见如:变压电路, 放大器电路, 都是属于仿真电路。亦称为类比电路。比如你听收音机、看电视、打电话的时候从喇叭里听到的语音信号）的电路。相对应的是数字电路。但模拟电路是数字电路的基础，数字电路的器件都是模拟电路组成的.数字电路:
用数字信号完成对数字量进行算术运算和逻辑运算的电路称为数字电路，或数字系统。由于它具有逻辑运算和逻辑处理功能.数字电路学完了你会知道诸如组合逻辑(与门。非门，与非，或非，与或非，同或，异或的组合)，寄存器，计数器，编码器，译码器，顺序信号发生器等等和数字信号处理相关的电路和原理。模拟电路学了可以知道诸如：二极管电路，晶体管放大电路，场效应管放大电路，以及相关的反馈，频率响应，放大倍数，输入输出电路，共模抑制比等特性。在今后的学习或工作中，诸如芯片的外围电路设计基本上离不开模拟电路和数字电路。如给芯片供电的电源是模拟电路，用cpld对IO的分配属于数字电路，振荡电路属于模拟电路，信号的AD采样属于数字电路……
第二篇：模拟电路总结
模拟电路总结
一、运算放大器的电路模型
通常：
开环电压增益
Avo≥105（很高）输入电阻
ri ≥ 106Ω（很大）输出电阻
ro ≤100Ω（很小）
vO＝Avo(vP－vN)（V－＜vO＜V＋）
运算放大器的电路模型
理想集成运放
开环电压增益Avo→∞ 输入电阻ri →∞ 输出电阻ro →0
-----虚断
理想集成运放开环工作时
----称集成运放工作在非线性区 集成运放引入负反馈
vO＝Avo(vP－vN)（V－＜vO＜V＋）而理想运放
Avo →∞
∴应有vP » vN----称工作于线性区
----虚短
1、同相比例放大电路
2、反相比例放大电路
3、求和电路(加法电路)
4、求差电路(减法电路)
（1）利用信号取反求和以实现减法运算
（2）差分式减法电路
5、通用数据放大电路
通用数据放大器，常用于对传感器输出微弱信号放大
此电路输入电阻高、输出电阻低，且抑制共模信号的能力强
6、积分电路
7、微分电路
二、滤波电路的基本概念与分类
（1）滤波器：一种能使有用频率信号顺利通过，而同时抑制或衰减无用频率信号的电子装置。
（2）滤波电路的传递函数
（3）几个术语
通频带（通带）：能够顺利通过的信号的频率范围。理想情况：通带增益为常数, 幅频响应具有0db衰减 阻带：受抑制或大为衰减的信号的频率范围。
（4）分类
一阶有源滤波电路
2.高通滤波电路
RC高通电路 同相比例放大器
3.带通滤波电路
二阶有源滤波电路
1、二阶有源低通滤波电路
第三篇：模拟电路学习心得
模拟电路是一门内容多、涉及面广、新知识点多，学时少的学科。模拟电路是电子专业技术的一门入门性质的基础课，它与高等数学、电路理论、数字电路技术等课程有着非常大的关系。
大一的时候就老师学长们就和我们交流过关于模电这门课的学习难度，而且他们几乎都认为模电的学习较有难度，所以刚开始时就没敢怠慢这门课程。每次我总会满怀激情的在课外去复习和预习这门课的内容，但是好景不长，慢慢到后来，其它繁杂的事情越来越多，课程的学习难度也慢慢加大，所以有些章节学习起来感觉很吃力并且确实有好多问题放在那没有得到及时的解决，积累起来就比较多了！虽然老师在课堂上讲的十分仔细，但注意力稍不集中也很容易漏点重要的知识点。再者由于课时的限制，老师讲课的速度也很快。所以课后如果不花有效的时间和手段进行巩固学习，是很难掌握扎实的。
模拟电路主要讲的是常用半导体器件、基本放大电路、集成运放放大器、放大电路的频率响应、放大电路中的反馈、信号的运算及处理、波形的产生与信号的处理、功率放大电路和直流电源等。现它已深入电子、通信、电力、控制等领域。对于模拟电路这门功课，我是这样学习的。
一、课前花一个小时至两个小时进行预习。在预习时，将重要的知识点将其标上记号，并把在预习中看不懂得地方也将其记下来。这样上课时不仅可以清楚学习脉络，还可以注意到哪些要重点听的地方。
二、上课时，要认真听讲。在听讲时，不是只要看着屏幕就行了的。有的同学两眼发直，不知何为。我们要认真听老师的讲述，还要好好看课本。做到学习时，屏幕、书本、人三合为一，这样不仅不会分心，而且还很有效率。
三、课后要好好复习，遇到没有搞懂的问题要好好找资料或者上论坛询问，论坛其实是一个好去处，在哪里不仅可以学习自己不懂得地方，还可以了解更多的知识（包括里面有许多容易出现问题的地方、最新的电子方面的信息等）。还可以与同学一起交流讨论，拓展知识面。
我认为只要做好了这几点，就不怕学不好。这样的的学习方法既可以学习好，还可以从中找到快乐，在玩的时候也会很开心。对于我用我的这种方法在此门功课上学到了许多知识。
我觉得分析模电重在按部就班思考，这不是说墨守成规，而是在头脑中形成比较成熟的思路，看到题目可以明白的知道我该做什么，会用到什么公式。毕竟我们现在的模电公式繁多，如果能有比较清晰的思路，不仅节约时间而且正确率也会很高。就以放大电路稳定性来看，比如需要我们求得Q、Au、Ri，如果我们头脑中一直有“求解静态工作点Q首先给出直流通路，求解动态指标首先要给出交流通路，且首先要稳定静态工作点”的清晰思路，再配合上不同电路（晶体管的基本放大电路、直接耦合放大电路、阻容耦合放大电路）所要的不同计算公式，那么这道题目必然迎刃而解。
以上只是本人的一点学习心得，希望对大家的学习能有一定的帮助。有志者事竟成，我们都是初次接触模电，相信只要努力都会取得比较理想的成绩，很感谢一学期来徐老师给我们的细心讲解，透彻的解析，让我们真真的走进了电子技术的大门，相信只要我们不断努力，坚持不懈，我们一定会取得优秀的成绩。最后也祝愿徐老师的课讲得越来越好。
第四篇：数字电路与FPGA
《数字电路与FPGA》
第一部分
课程性质与任务
一、课程性质与特点
《数字电路与FPGA》是高等教育自学考试、通信工程专业的一门专业基础课，是在《电路分析》、《电子线路与pspice》课程知识的基础上开设的必修课程之一，本课程的学习为通信系统底层硬件电路设计自动化打下了坚实的基础。
本课程详细论述数字逻辑电路的基本知识和基本电路的工作原理与特性，重点介绍了组合逻辑电路，时序逻辑电路与可编程逻辑器件CPLD与FPGA，结合数字电路与系统在CPLD与FPGA上的实现详细介绍了CPLD与FPGA的硬件描述语言，并上机进行实践。通过学习可以使考生对上述内容有一个完整的、系统的认识，达到熟悉并掌握数字电路与FPGA的基本理论和人工与MAX PLVSⅡ开发软件的分析与设计方法，为后续课程的学习打好基础。本大纲是根据教育部（天津市）制定的高等教育自学考试通信工程专业培养目标编写的，立足于培养高素质人才，适应通信工程专业的培养方向，本大纲的内容尽可能简明实用，便于自学。
二、课程目标与基本要求
本课程的目标和任务是使学生通过本课程的自学和辅导考试，进行有关数字电路和FPGA的基本理论，基本知识与基本技能的考察和训练，并了解数字电路分析与设计的现代进程，为以后的学习和工作打下坚实的基础。课程的基本要求如下：
1、掌握数字逻辑的基础知识：对各类数制的定义，表示方法，相互间的转换，码制与常用的编码，基本逻辑与复合逻辑的定义，表示符号能熟记并能灵活应用；对逻辑代数的基本运算公式、基本定理和逻辑函数的标准表达形式能正确理解，并能熟练的应用逻辑函数的化简方法。
2、理解TTL集成门电路和CMOS集成门电路的工作原理与逻辑功能，掌握各类组合逻辑电路的人工分析与设计方法并能采用EDA方法（即应用VHDL、Verilog或AHDL硬件描述语言）进行分析与设计。
3、理解各类触发器、波形变换与产生电路的组成与工作原理。
4、掌握各类时序逻辑电路的人工分析方法，并能熟练应用EDA的分析与设计方法。
5、了解程序逻辑电路的组成和应用，掌握半导体存储器的工作原理和使用方法。
6、掌握可编程逻辑器CPLD与FPGA的基本结构特点和使用场合的选择，了解它们的编程方法并能熟练应用。
7、了解三种硬件描述语言（VHDL、Verilog HDL和AHDL）、并能掌握其中一种用于CPLD与FPGA的设计。
8、通过上机实验学习并掌握MAX PLOSⅡ开发软件的上机操作以及完成数字电路与系统的分析设计全过程。
三、与本专业其他课程的关系
本课程在通信工程专业的教育计划中被列为专业基础课，在电路分析（或电工基理）、信号与系统、电子成路与PSpice与通信硬件电路课程之间有承前启后的相互联系作用，对全面掌握通信工程专业各学科的知识起重要的基础作用 第二部分
考核内容与考核目标 第一章
数字逻辑基础
一、学习目的与要求 通过本章学习了解模拟信号与数字信号的特点，掌握数制及其相互间的转换，码制与编码的基本概念和基本形式。理解逻辑代数的基本概念、掌握逻辑代数的基本公式和定理，以及逻辑函数的构成与表示方法。
二、考核知识点与考核目标
（一）数制（一般）
识记：二进制、八进制、十进制和十六进制数的定义与表示方法
（二）数制间的转换（一般）
应用：十进制数与N进制数的转换；N进制数与十进制数的转换；二进制数与八进制数间的转换；二进制数与十六进制数间的转换。
（三）码制与编码（一般）
识记：原码、反码和补码的定义表达方式及其应用
（四）逻辑代数的基本概念（一般）识记：基本逻辑（与、或、非逻辑）、复合逻辑（与非、或非、与或非、异或和同或逻辑）的定义与逻辑符号的表达方式。
（五）逻辑代数的运算法则（一般）
理解：逻辑代数的基本运算公式、基本定理、逻辑变量和逻辑函数的标准形式。应用：逻辑函数的公式简化法和长诺图简化法的规定及其应用。
第二章
门电路
一、学习目的与要求
通过本章学习了解构成门电路的基本元件的开关特性，理解目前广泛使用的TTL集成门电路和CMOS集成门电路的工作原理与逻辑功能。了解发射极耦合逻辑电路ECL和集成注入逻辑电路I2L的基本特点。
二、考核知识点与考核目标
（一）晶体二极管和三极管的开关特性与分主元件门（次重点）识记：各类分立元件门的逻辑符号与相应的真值表。
理解：晶体二极管和三极管的稳态开关特性和瞬态开关特性以各类门的逻辑功能。
（二）TTL集成逻辑门和MOS集成逻辑门（次重点）
识记：TTL集成逻辑门和MOS集成逻辑门的主要技术指标。（工作速度、抗干扰能力和静态功耗）
理解：TTL集成逻辑门和MOS集成逻辑门的工作原理与外部特性以及各类门的逻辑功能。
（三）TTL集成逻辑门和MOS集成逻辑门之间的连接（次重点）
应用：TTL集成逻辑门驱动MOS集成逻辑门与MOS集成逻辑门驱动TTL集成逻辑门。
（四）ECL发射极耦合逻辑电路与I2L集成注入逻辑电路（一般）识记：ECL与I2L的基本特点。
第三章
组合逻辑电路
一、学习目的与要求
通过本章学习掌握组合逻辑电路的特点，组合逻辑电路的分析方法和设计方法。理解加法器、编码器、译码器、数据选择器、数据比较器、奇偶校验器等常用组合逻辑电路的电路结构、工作原理与使用方法以及组合逻辑电路中的竞争——冒险的消除方法。
二、考核知识点与考核目标
（一）组合电路的基本知识（一般）
识记：组合逻辑电路的结构与特点；组合逻辑电路的一般分析方法与设计方法。
（二）常用的组合逻辑电路（重点）识记：常组合逻辑电路和逻辑符号。
理解：加法器、编码器、译码器、数据选择器、数据比较器、奇偶校验器等常用组合逻辑电路的组成，工作原理与使用方法以及竞争——冒险的消除方法。应用：采用译码器、数据选择器实现组合逻辑电路。
第四章
触发器与波形变换、产生电路
一、学习目的与要求
通过本章学习掌握各类触发器的基本工作原理、电路结构和功能的表示方法。了解波形变换、产生电路常用电路的组成与工作原理。
二、考核知识点与考核目标
（一）基本RS触发器（次重点）
识记：二类基本RS触发器（由与非门和或非门构成）的电路结构与逻辑符号。理解：二类基本RS触发器的工作原理。
应用：应用真值表、特性方程、状态转换图和时序表示基本RS触发器的逻辑功能。
（二）钟控触发器（重点）
识记：钟控RS触发器、钟控D触发器、钟控JK触发器、钟控T触发器和T’触发器的电路与逻辑符号。
理解：各类钟控触发器的工作原理
应用：各类钟控触发器逻辑功能的表示方法
（三）集成触发器（次重点）理解：主从结构JK触发器与CMDS主从D触发器，边沿JK触发器和D触发器的工作原理。
（四）触发器之间的转换（一般）
理解：用JK触发器和D触发器实现其它类型触发器的转换的方法。
（五）施密特触发器（一般）
理解：施密特触发器的组成方式、工作原理及基本应用。
（六）单稳态触发器（一般）
理解：单稳态触发器的组成方式、工作原理及基本应用。
（七）多谐振荡器（一般）
理解：各类多谐振荡器的组成与工作原理。
（八）555集成定时器（一般）
理解：555集成定时器的工作原理及其基本应用。
第五章
时序逻辑电路
一、学习目的与要求
通过本章学习掌握时序逻辑电路和的分析方法和步骤，并能应用于锁存器、寄存器、移位寄存器、计数器以及应用电路的分析；了解时序逻辑电路的设计方法和步骤，并能应用于各类计数器，码检测电路、码制转换电路的设计。
二、考核知识点与考核目标
（一）时序逻辑电路的分析方法（一般）
理解：各类锁存器、寄存器与移位寄存器的工作原理与分析方法。
应用：同步计数器、异步计数器、移存型计数器及其应用电路的工作原理与分析方法。
（二）时序逻辑电路的设计方法（一般）
理解：通过具体实例（如各类计数器、码检测电路、码制转换电路等）说明时序逻辑电路的设计方法与步骤。
（注：考虑到中、小规模集成电路的设计方法和相应的堆砌技术正在迅速的退出历史舞台、取而代之的CPLD和FPGA的应用，彻底改变了传统的数字系统的设计方法、设计过程和设计概念。并且在本课程将作为重点内容给以讲解，所以在本章对传统的时序逻辑电路的设计方法只作一般了解内容，不再作重点内容要求。）
第六章
程序逻辑电路
一、学习目的与要求
通过本章学习了解程序逻辑电路的结构组成、特点和应用，掌握半导体存储器和工作原理和使用方法。
二、考核知识点与考核目标
（一）半导体存储器
识记：半导体存储器的结构与分类以及常用的典型芯片功能。理解：静态随机存储器（SRAM）、动态随机存储器（DRAM）的组成与工作原理；只读存储器（ROM）的分类与各类的基本组成与工作原理。
应用：随机存储器（RAM）的扩展方法；只读存储器对数据、程序的存放；对组合逻辑电路的实现；对码制转换的实现。
（二）程序逻辑电路（一般）
理解：程序逻辑电路的组成、特点和应用。
第七章
CPLD与FPGA
一、学习目的与要求
通过本章学习掌握各种类型的CPLD和FPGA的电路结构、工作原理和使用场合，了解它们的编程方法并能熟练应用。
二、考核知识点与考核目标
（一）CPLD和FPGA的工作原理与结构特点（重点）
识记：可编程逻辑的类别与CPLD和FPGA在可编程逻辑器件中的地位；常用的CPLD和FPGA型号与性能参数。
理解：CPLD和FPGA的结构组成与工作原理以及两者区别。
应用：根据实际设计的需要能够正确选择CPLD或FPGA的器件类型。
（二）CPLD和FPGA应用的设计（重点）
识记：根据CPLD和FPGA的一般设计流程，能够说明完成设计的输入、设计的处理、设计的检验和器件的下载编程
第八章
CPLD和FPGA的硬件描述语言
一、学习目的与要求
通过本章学习了解目前国内流行的三种（AHDL、VHDL和Vertlog HDL）硬件描述语言的基本内容和特点，并掌握其中一种硬件描述语言及其在CPLD和FPGA设计中的应用。
二、考核知识点与考核目标
在此以VHDL的硬件描述语言为例给以说明：
（一）VHDL设计的基本结构（一般）
识记：VHDL设计文件中的库、包集合、实体、结构体和配置的含义和作用。
（二）VHDL语言的客体，数据类型与运算操作符（次重点）
识记：VHDL语言中的客体类型、数据类型的表示方法，以及各类运算操作符的功能与操作的数据类型。
（三）VHDL的基本描述语句（重点）
识记：顺序语句和并行语句包含的内容与应用范围。理解：各种顺序语句和并行语句的描述语句格式及含义。
应用：能够应用VHDL的基本描述语句编写出数字电路与系统（组合逻辑电路与时序电路）的文本设计文件。
（四）VHDL设计工具软件（重点）
应用：能够在目前国内流行的四种EDA工具（①Altera公司的MAX plusⅡ②xilinx Foundation VHDL③isp VHDL④Lattice isp EXPERT）上选一种对所设计出的数字电路与系统的VHDL设计文件进行编辑、编译、综合、仿真、适配、配置、下载和硬件调试等技术操作。
第三部分
实验环节
实验一
组合逻辑电路实验
一、目的与要求
熟悉SSI与MSI组合逻辑电路的功能与测量方法
二、实验内容
1、用与门、异或门搭接全加器，并测量其功能；
2、同4片1位全加器搭接成4位串行进位加法器，并测试其功能；
3、用译码器/数据选择器实现全加器，并测试其功能。
实验二
触发器与计数器实验
一、目的与要求
熟悉各类触发器和实际功能、触发器间转换的实现，和同步计数器与异步计数器的功能测试。
二、实验内容
1、测试几种典型的触发器的实际功能特性；
2、完成JK触发器向D或T触发器的转换，并测试其功能特性；
3、完成D触发器向JK触发器、T触发器的转换，并测试其功能特性；
4、同步和异步计数器的功能测试。
实验三
CPLD/FPGA实验 一— 组合逻辑设计
一、目的与要求
通过一个简单的3-8译码器的CPLD设计、掌握组合逻辑电路的CPLD/FPGA设计方法、了解在MAX PLUSⅡ开发平台上的CPLD设计的全过程。
二、实验内容
1、熟悉MAX PLUSⅡ开发环境，了解各界面，菜单的含义；
2、熟悉三种输入文件的输入方法；
3、完成3-8译码器文本设计文件（或图形文件）的输入、编译逻辑综合、仿真、测试、下载的全过程；
4、实验报告要求
论述实验步骤
写一些对于三种输入方法的心得体会。
实验四
CPLD/FPGA实验二 —— 扫描显示电路的驱动
一、目的与要求 在MAX PLUSⅡ开发平台完成8位七段数码管显示模块和标准扫描驱动电路模块的功能设计，在仿真过程中感受“扫描”的过程，在实验系统中观察字符亮度和显示刷新的效果。
二、实验内容
1、有拨码开关产生8421BCD码、用CPLD/FPGA产生字形编码电路和扫描驱动电路，经编译输入文件，仿真正确后进行设计实现；
2、调节时钟频率，感受扫描的过程，并观察字符亮度和显示刷新的效果；
3、编一个简单的从O~F轮换显示十六进制的电路。
实验五
CPLD/FPGA实验三 —— 计数器和时序电路
一、目的与要求
熟悉在MAX PLUSⅡ开发平台上采用D触发器、JK触发器的原图或原语的方式设计计数器，采用宏及其组合连接方式设计计数器。
二、实验内容
1、用D触发器设计异步四位二进制加法计数器；
2、用JK触发器设计异步二一十进制减法计数器；
3、用74LS161两个宏连接成八位二进制同步计数器；
4、用74LS390两个宏连接成八位二一十进制异步计数器
实验六
CPLD/FPGA实验 —— 数字钟综合设计
一、目的与要求
通过在数字钟CPLD/FPGA实现的设计、掌握CPLD/FPGA的层次化自顶向下的设计方法（Top——Down）、完成多位计数器相连、实现十进制、六十进制、二十四进制计数器的设计方法。
二、实验内容
在同—个CPLD/FPLD芯片上实现如下电路模块的设计
1、时钟计数： 秒——60进制BCD码计数 分——60进制BCD码计数 时——24进制BCD码计数
同时整个计数器有清零、调分、调时功能。
2、有驱动8位七段共阴极的扫描数码管的片选驱动信号输出的七段字行译码输出。
三、实践环节部分考核方式与环境要求
1、考核环境
上机考核需要在PC机上按装MAX PLUSⅡ10.0以上版本的软件开发工具
2、考核方式
采用终结性考试
第四部分
有关说明与实施要求
一、考核目标的能力层次表述
本大纲在考核目标中，按照“识记”、“理解”、“应用”三个能力层次规定其应达到的能力层次要求，各能力层次为递进等级关系，后者必须建立在前者的基础上，其含义是：
识记：能知道有关的名词、概念、知识的含义、并能正确认识和表述，是低层次的要求。理解：在识记的基础上，能全面把握基本概念、基本原理、基本方法、能掌握有关的概念、原理、方法的区别与联系是较高层次的要求。
应用：在理解的基本上，能运用基本概念、基本原理、基本方法联系学过的多个知识点分析和解决有关的理论问题和实际问题，是最高层次的要求。
二、教材 指定教材：
《数字电路与FPGA》
刘常澍、赵雅兴编
人民邮电出版社
2022年8月 参考教材：
《FPGA原理、设计与应用》
赵雅兴主编
天津大学出版社
2022年3月第3次印刷
三、自学方法指导
1、在开始阅读指定教材某一章之前，先翻阅大纲中有关这一章的考核知识点及对知识点的能力层次要求和考核目标。以便在阅读教材时做到心中有数，有的放矢。
2、在阅读教材时，要逐段细读，逐句推敲，集中精力，吃透每一个知识点，对基本概念必须深刻理解，对于基本理论必须彻底弄清，对基本方法必须牢固掌握。
3、在自学过程中，既要思考问题，也要做好阅读笔记，把教材中的基本概念、原理、方法加以整理。这可从中加深对问题的认识，理解和记忆，以利于突出重点，并涵盖整个内容，可以不断提高自学能力。
4、完成书后作业的适当的辅导练习是理解、消化和巩固所学知识、培养分析问题、解决问题及提高能力的重要环节。在做练习之前，应认真阅读教材，按考核目标所要求的不同层次、掌握教材内容，在练习过程中对所学知识进行合理的回顾与发挥，注重理论联系实际和具体问题具体分析，解题应注意培养逻辑性，针对问题围绕相关知识点进行层次（步骤）分明的论述或推导，明确各层次（步骤）间的逻辑关系。
四、对社会助学的要求
1、应熟知考试大纲对课程提出的总要求和各章的知识点。
2、应掌握各知识点要求达到有能力层次，并深刻理解对各知识点的考核目标。
3、辅导时，应以考试大纲为依据，指定的教材和参考教材为基础，以免与大纲脱节。
4、辅导时，应对学习方法进行指导，提倡“认真阅读教材、刻苦钻研教材、主动争取帮助、依靠自己学通”的方法。
5、辅导时注意突出重点，对考生提出的问题，不有问即答，而采用积极启发引导方式搞清问题。
6、注意对应考者能力的培养，特别是自学能力的培养，引导考生逐步学会独立学习，在自学过程中善于提出问题，分析问题做出判断，解决问题。
7、要使学生了解试题的难易与能力层次高低两者不完全是一回事，在各个能力层次中会存在着不同难度的试题。
8、助学学时：本课程共6学分、理论课5学分、实验课1学分，建议助学总课时108学时，课时分配如下：
章
次 内
容 学 时 第一章 数字逻辑基础 8 第二章 门电路 8 第三章 组合逻辑电路 10 第四章 触发器与波形变换、产生电路 10 第五章 时序逻辑电路 10 第六章 程序逻辑电路 8 第七章 可编程逻辑器件中CPLD与FPGA 8 第八章 CPLD与FPGA的硬件描述语言 28 笔试课时总计 90
实验一 组合逻辑电路实验 3 实验二 触发器与计数器实验 3 实验三 CPLD与FPGA实验I——组合逻辑设计 3 实验四 CPLD与FPGA实验II——扫描显示电路的驱动 3 实验五 CPLD与FPGA实验III——计数器和时序电路 3 实验六 CPLD与FPGA实验Ⅳ——数字钟综合设计 3 实践课时总计 18
五、关于命题考试的若干规定
1、本大纲各章所提到的内容和考核目标都是考试内容，试题覆盖到章，适当突出重点；
2、试卷中对不同能力层次的试题比例大致是：“识记”为20%，“理解”为35%，“应用”为45%；
3、试题难易程度应合理：易、较易、较难、难的比例为2:3:3:2；
4、每份试卷中各类考核点所占比例约为：重点占64%，次重点占25%，一般占10%；
5、试题类型一般分为：填空、选择、分析和设计等类型；
6、考试采用闭卷笔试、考试时间150分钟，采用百分制评分，60分合格。
六、题型示例
（一）填空
1、．
2、一个硬件描述语言（例如VHDL）描述的最简单的数字电路合法文本设计文件包含有
．
3、逻辑函数 化简结果为
．
（二）选择
1、在（a）TTL、（b）CMOS、（c）ECL这几种类型的集成电路产品中选择抗干扰能力最强的产品是
．
2、在VHDL数据对象（或者称为客件）（a）变量、（b）信号、（c）常量中选择仅能用于进程、函数和过程的是
．
（三）分析题
1、分析图一电路的逻辑功能、写出、的函数表达式，列出真值表，并指出该电路完成什么功能。
图一
2、已知某数字电路的硬件描述语言（例如VHDL）描述的文本设计文件如下，请分析后画出该数字电路的逻辑电路图。LIBRARY IEEE；
VSE IEEE.STD_LOGIC_1164.ALL； ENTITY h_adder is PORT（a，b：IN STD_LOGIC； So，Co：OUT STD_LOGIC）； END h_adder；
ARCHITECTURE Example 2 OF h_adder BEGIN So <= a XOR b； Co <= a AND b；
END ARCHITECURE example 2；
（四）设计题
用硬件描述语言设计4位同步二进制加法计数器，输入为时钟CLK和异步清除端CLR，进位输出端为C。
第五篇：数字电路与系统课程设计-设计8位串行数字锁电路
大连理工大学城市学院
大连理工大学城市学院
数字电路与系统课程设计
设计题目：设计
8位串行密码锁
8位串行数字锁电路
学 院：电子与自动化学院
专 业：
学 生：
同 组 人：
指导教师：
完成日期：2022年4月20日 大连理工大学城市学院
第一章 设计任务
1.1项目名称：设计8位串行数字锁电路
本项目的主要内容是设计并实现8位串行数字锁电路。该电路将所学的数字电路与系统大部分知识和VHDL语言结合。
1.2项目设计说明：本项目用来实现设计8位串行数字锁电路
1.2.1设计任务和要求
⑴开锁代码为8位二进制数，当输入代码的位数和位值与锁内给定的密码一致，且按规定程序开锁时，方可开锁，并点亮开所指示灯LT。否则，系统进入“错误”状态，并发出报警信号。
⑵开锁程序由设计者确定，并要求锁内给定的密码是可调的，且预置方便，保密性好。
⑶串行数字锁的报警方式是点亮指示灯LF，并使喇叭名叫来报警，直到按下复位开关，报警才停止。此时，数字锁又自动进入等待下一次开锁的状态。1.2.2进度安排
第一次课：预答辩，制定计划分组 第二次课：详细设计 第三，四次课：设计，编程，调试 第五次课：程序测试机，硬件连续调试 第六次课：普通题检查 第七次课：答辩
8位串行密码锁 大连理工大学城市学院
第二章 需求分析
2.1设计原理
数字密码锁原理框图如图1所示。由时钟脉冲发生器、按键、指示灯和控制部分等组成。开关的消抖动电路放在控制部分考虑，时钟输入CLK由外部时钟脉冲发生器的输出提供。设计中的指示灯就是发光二极管，共计10个，用来指示系统的工作状态。其中8个为一组，用来显示已经输入密码的个数，剩余两个，一个为开锁绿色指示灯LT；另一个为报警红色指示灯LF。控制部分是VHDL语言设计的核心部分，主要由方波生成模块FEN、消抖同步模块XIAOPRO和密码锁逻辑控制模块CORNAA这4个模块构成，可以完成密码的修改、设定及非法入侵报警、驱动外围电路等功能。
2.2分解设计
本设计主要包括方波生成模块，消抖同步模块和密码锁逻辑控制模块方波生成模块FEN分频占空比为1：5000000的方波，用于
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消除抖动。消抖同步模块实现了消除抖动并且同步的功能。密码锁逻辑控制模块是整个设计的核心，它实现密码锁的逻辑功能。
第三章系统功能模块设计
3.1系统流程图
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3.2输入输出信号定义
表1 数字密码锁控制器输入输出信号定义
3.3模块功能
3.31模块一：方波生成模块
方波生成模块FEN分频占空比为1：5000000的方波，用于消除抖动。分频电路的输入时钟CLK是由外部时钟提供的，外部时钟周期取200ns。（程序见附录）3.32模块二：消抖同步模块
对于K1和K0信号，它们分别代表1和0的按键开关，可以直接送入密码锁逻辑控制模块CORNAA。但由于它们是由按键产生的，其产生时刻和持续时间长短是随机的，并且存在因开关簧片反弹引起的电平抖动现象.因此，必须在每个开关后面安排一个消抖和同步化电路模块XIAOPRO，目的是保证系统能捕捉到输入脉冲，同时，保证每按一次健只形成一个宽度固定的脉冲。在XIAOPRO模块中，因为变量的赋值是直接的，立即生效的，它在某一时刻仅包含一个值，而信号的赋值是有一个值，而信号的赋值是有一定附加时延的，故当时钟脉冲下降沿到来时，变量temp2和temp3在赋值语句执行后立即分别得到新8位串行密码锁 大连理工大学城市学院
值：tmp1的值和tmp2的非值，而输入信号a经过一定时延赋值给信号tmp1，实现了消除抖动并且同步的功能。（程序见附录）3.32模块三：密码锁逻辑控制模块
模块CORNAA是整个设计的核心，它实现密码锁的逻辑功能。开锁代码为8位二进制数，当输入代码的位数和位值与锁内给定的密码一致，且按规定程序开锁时，方可开锁，并点亮开锁指示灯LT。否则，系统进入“错误”状态，并发出报警信号。串行数字锁的报警方式是点亮指示灯LF，并使喇叭鸣叫，直到按下复位开关，报警才停止。此时，数字锁又自动进入等待下一次开锁的状态。该8位串行电子密码锁设置8位二进制密码，要求锁内给定的密码是可调的，且设置方便，保密性好。其具体操作分为输入密码和修改密码两部分。
（1）输入密码
密码输入值的比较主要有两部分，密码位数和内容，任何一个条件不满足，都不能打开锁。若锁内密码为“00001111”，K1和K0置低电平，分别表示输入“1”和“0”。输入密码前先进行复位操作，再按着从密码最低位到最高位的顺序依次正确输入00001111。若采用共阴极LED接法，当输入第0位“0”后，八个二极管中相对应的二极管点亮（此时二极管指示灯lamp=“10000000”,输入密码信号shift=“10000000”）,接着输入第1位“0”（此时lamp=“11000000”，shift=“01000000”）„„依照顺序，将8位二进制密码全部正确输入完毕后（此时lamp=“11111111”，shift=“00001111”），经检验，输入的密码shift等于锁内预先设置的密码8位串行密码锁 大连理工大学城市学院
lock，密码开锁信号LT置高电平，锁开启。同时，密码修改控制信号LA置高电平。
若在输入密码的过程中，8位二进制密码出现一位或多位输入错误，那么锁不能开启，同时ALM置高电平，指示灯LF亮，发出报警信号，通知管理员。直到按下复位开关，报警才停止。此时，数字锁又自动进入等待下一次开锁的状态。
（2）修改密码
为防止非管理员任意进行密码修改，必须在正确输入密码后，才能重新设置密码。输入正确密码后，锁打开，同时，密码修改控制信号LA置高电平，就可直接进行修改密码的操作。修改密码实质就是用输入的新密码去取代原来的旧密码，存储新密码时，输入一位密码，密码位数加1。若采用共阴极LED接法，与输出引脚lamp相接的发光二极管由亮变暗。当输入8位密码后，8只发光二极管全变暗。此时给CLK一个低电平，新密码产生。（程序见附录）
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第四章 整体功能实现
4.1整体原理图设计
4.2程序编译与仿真
当各个模块分别编译成功后，则创建一个个元件符号。再用图形编辑器将各元件模块组装起来，如图4
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第五章 调试并分析结果
编译成功后进行仿真。建立波形文件。仿真波形如图5～图6所示。开始时，先给系统清零，即使clr为0（按下KEY[3]），若设置密码则SW[17]开关拨下使load为低电平，此时通过按去抖开关KEY[0],KEY[1]进行密码设置0和1，每输入一位密码则数目管显示的数字加1直到输入第8位
设置密码：仿真图如下如所示。设置密码时将SW[17]拨下使load为低电平并且clr为高电平此时可以设置密码，由图可以看出设置的密码为00000111每设置一位密码数码管HEX5的七个引脚都随着y1[0~6]的变化而变化，进而显示出当前的位数。
设置密码仿真图
当输入密码时，开关拨上使load为高电平输入密码开始，此时通过按去抖开关KEY[0],KEY[1]进行密码设置0和1，每输入一位密码则数目管显示的数字加1直到输入第8位。系统自动将输入的密码与预设的密码进行比较如果相同则开锁。开锁成功仿真图如下如所8位串行密码锁 大连理工大学城市学院
示，此时设置的密码为00001111输入的密码为00001111，由图可以看每设置一位密码数码管HEX5的七个引脚都随着y1[0~6]的变化而变化，进而显示出当前的位数。此时clr为高电平load为低电平当密码输入完毕后将load变为高电平进行密码输入输入方法与设置密码相同没设置一位密码数码管HEX7的七个引脚都随着y0[0~6]的变化而变化，进而显示出当前的位数。当输完八位密码后系统将其与预先设置的密码进行对比，由于设置与输入的密码相同所以lt为高电平开锁，lf、alm为低电平没有反应。
密码正确开锁成功仿真图
仿真结束后, 就可以将设计文件编程下载到芯片中去。连接硬件系统后, 选择“ Max plusⅡ”→“programmer” 菜单, 调出编程器(programmer)窗口。一切就绪后, 按下编程器窗口中的“program”按钮, 设计的内容就下载到FPGA 芯片EP1K30TC144-3 中去了。经实际电路测试验正达到了设计的要求。
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第六章 心得
在这个实验中，我们最终实现了8位串行数字锁电路，输入代码与锁内密码一致，锁被打开；否则，封闭开锁电路，发出报警信号并且密码可调的功能与要求。
通过这一课程设计使我们将课堂上的理论知识有了进步的了解，并增强了对VHDL语言的兴趣。但同时也暴露出我在知识上掌握不足等缺点：在实验中经常是一步做完不知道下一步改做些什么，在设计过程中也遇到了一些问题，但在我和同学共同努力下，查找相关资料，通过各种书籍和网上的知识，将问题一一解决。
刚开始时，我们遇到了很多问题，比如在实验定义上理解不透彻，读不懂语言程序，通过问老师和在网上查资料，对这些已经有了初步的掌握，对分频消抖等一些模块的定义更清晰。但是在最后下载到芯片时我们仍然遇到了问题，代表显示译码管的灯始终不亮，最后我们调节的分频的时间，对程序又做了更深一步的研究，才成功完成此次试验。我们在增长知识的同时增强解决问题和动手的能力。
在实验中我们遇到了很多问题，也得到了老师和同学的帮助，也知道了分工与合作的重要性。
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附录：
程序一：方波模块
library ieee;
use ieee.std_logic_1164.all;
entity fen is
port(clk:in std_logic;
clk1:out std_logic);end fen;
architecture fen_arc of fen is
begin
process(clk)
variable cnt:integer range 0 to499999;begin
if clk'event and clk='1'then
if cnt=499999 then
cnt:=0;
clk1<='1';
else
cnt:=cnt 1;
clk1<='0';
end if;
end if;
end process;end fen_arc;模块二：消抖同步模块。
library ieee;
use ieee.std_logic_1164.all;entity xiaopro is
port(a,clk1:in std_logic;
b:out std_logic);8位串行密码锁 大连理工大学城市学院
end xiaopro;
architecture xiao_arc of xiaopro is
signal tmp1:std_logic;begin
process(clk1,a)
variable tmp3,tmp2:std_logic;
begin
if clk1'event and clk1='0'then
tmp1<=a;
tmp2:=tmp1;
tmp3:=not tmp2;
end if;
b<=tmp1 and tmp3 and clk1;
end process;end xiao_arc;模块三：该模块是整个程序的核心，它实现密码锁的逻辑功能。
library ieee;
use ieee.std_logic_1164.all;entity cornaa is
port(clk,k1,k0,clr,load:in std_logic;
lt:inout std_logic;
lamp:out std_logic_vector(7 downto 0);
lf,alm:out std_logic);end cornaa;
architecture corn_arc of cornaa is
signal shift,lock:std_logic_vector(7 downto 0);
signal lam:std_logic_vector(7 downto 0);
signal la:std_logic;
begin
process(clk,clr)
begin
if clr='0'then
la<='0';
elsif clk'event and clk='1'then
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if load='0'then
la<='1';
end if;
end if;
end process;
process(clk,clr)
variable a:integer range 0 to 8;
begin
if clr='0'then
lam<=“00000000”;
shift<=“00000000”;
a:=0;
lt<='0';
lf<='0';
alm<='0';
elsif clk'event and clk='1' then
if lt='0'then
if a/=8 then
if k1='0'then
shift<='1'&shift(7 downto 1);
lam<='1'&lam(7 downto 1);
a:=a 1;
elsif k0='0'then
shift<='0'&shift(7 downto 1);
lam<='1'&lam(7 downto 1);
a:=a 1;
end if;
else
a:=0;
if shift=lock then
lt<='1';
elself<='1';
alm<='1';
end if;
end if;
elsif la='1'then
if k1='0'then
lock<='1'&lock(7 downto 1);
lam<='0'&lam(7 downto 1);
elsif k0='0'then
lock<='0'&lock(7 downto 1);
lam<='0'&lam(7 downto 1);
end if;
end if;
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end if;
end process;
lamp<=lam;end corn_arc;
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